上海质子治疗示范装置是我国自主研发的首台国产质子医用加速器，主要由注入器、低能输运线、同步加速环、高能输运线以及两个固定支架治疗室和一个旋转支架治疗室组成^[1]。同步加速环上的动态电源及其控制系统是质子治疗装置中重要的子系统之一，通过控制同步加速器主环上的磁铁电源输出动态励磁电流以满足磁场要求^[2-5]；根据治疗系统需求，动态电源组输出的励磁电流的同步性、分辨率及动态响应具有较高要求。因此，质子治疗装置对电源及其控制系统具有很高的要求，电源控制系统必须保证电源实时响应且具备高可靠性和高控制精度。典型的电流波形包括束流注入过程、束流升能过程、电流独特的减小涡流超调曲线、能量引出平台（用于质子治疗装置扫描治疗）和降能过程。为了实现不同治疗需求，当前的电源控制系统预先在板卡上储存了94组电流波形离散数据，通过网络控制系统逐一触发所需波形^[6]。按照治疗系统需求，束流引出的能量平台时间相对较长，且对同一组电流波形离散数据而言，引出时间也不固定，故电源控制板卡采用“中断序列”触发模式，即：控制系统提前告知电源控制板卡，控制板卡在对第N个波形数据触发时，触发到第M（中断序列号）个离散电流数据点时暂停触发，此时电源输出电流（对应第M个离散电流数据）对应所需的引出平台电流；引出结束后，控制系统通知电源控制板卡继续触发剩余离散波形数据。受电源控制板卡的处理能力及实时通信要求限制，电源控制板卡只能预处理1个“中断序列”，无法处理多能量平台引出情况。

数字电源与模拟电源相比具有高精度、高可靠性、易维护等优势，现国内外加速器电源控制大都向数字化发展，数字电源控制系统主要有三种架构：（1）前端计算机直接控制数字电源控制器；（2）前端计算机加VME总线（或PCI、PXI等总线）控制数字电源控制器；（3）前端计算机加上层控制器控制数字电源控制器。方案一是目前上海质子治疗装置采用的方式，其架构简单灵活，但实时性较差，且数字电源控制器功能实现复杂，不仅要负责底层的电源转换控制还要负责上层的功能控制；方案二是加速器电源控制的主流方式，其优点是具备很好的可靠性和扩展性，但缺点是系统成本高、通用性较差。方案三的控制架构具有较好的通用性、软硬件可裁剪的优点，缺点是架构较复杂、研发成本偏高^[7-8]。

针对质子治疗装置中动态电源后期可能提出需要高速控制实现实时的动态数据传输的要求，本文设计了一种新的控制方式，即使用基于ARM的开源硬件和FPGA来控制波形的传输。该控制系统有以下优点：可实现远程控制电源触发任意波形、完成动态电源上层控制从而释放底层电源控制的压力，减小系统调试难度并提升了系统的可靠性；FPGA可逻辑再编程，具有响应速度快、可严格约束控制时序等特点，从而可实现对动态电源的实时控制，克服了一般网络控制系统中存在的不确定延时问题；该控制器也满足静态电源控制需求，是一套通用电源控制系统；该架构灵活方便，功能扩展性强，可作为通用控制平台，且基于开源硬件有较长的生命周期。

1.   系统总体设计

电源控制系统采用FPGA实现对电源的同步触发、波形数据校验与打包发送、状态监测等功能。基于ARM开源硬件Beaglebone（BBB）作为前端控制计算机，运行Linux操作系统并集成了EPICS（Experiment Physics and Industrial Control System）控制软件。系统框图如图1所示，实现对系统的远程实时操作^[9-10]。

图  1  系统框图

Figure  1.  Block diagram of system

下载: 全尺寸图片 幻灯片

控制主体流程如图2所示，远程计算机通过网络接口连接基于ARM的开源硬件Beaglebone，Beaglebone上运行EPICS方便远程计算机进行控制，波形数据预先存储在BBB的SD卡中，BBB接收到触发命令后从SD卡中将波形数据读到内存中，通过存储控制器（General-Purpose Memory Controller，GPMC）高速并行总线将数据发送给FPGA。FPGA接收到波形数据后，把数据存放到控制板卡的双倍速率同步动态随机存储器（Double Data Rate 2 Synchronous Dynamic Random Access Memory，DDR2）中，根据定时系统和联锁系统触发信号控制数据的发送，当定时系统触发到达后，FPGA开始从DDR2中逐一取出波形中的数据点，进行数据打包、曼彻斯特编码，并通过电光转换模块将数据发送给底层的电源。如果中途接收到联锁暂停信号，数据传输立即暂停，等待暂停结束后FPGA给底层电源发送低电平同步脉冲，同时继续发送波形数据直到发送完成^[11]。

图  2  控制流程图

Figure  2.  Control flow chart

下载: 全尺寸图片 幻灯片

2.   硬件系统设计

控制器硬件结构如图3（a）所示，包括两个部分：搭载FPGA的主控板卡和Beaglebone子板。主控板卡主要搭载FPGA主控芯片、GPMC接口、DDR2、数据缓存模块、8路光电转换模块和必要的外围模块，对应的控制器实物图如图3（b）所示。FPGA选择Altera的cyclone IV EP4CE40F23C8，其具有丰富的逻辑单元、ns级逻辑处理响应速度；GPMC硬件接口实现Beaglebone子板和主控板卡的连接；DDR2作为FPGA的外部缓存器，容量为128 MB，最高工作频率可达800 MHz，可实现大量数据的高速缓存功能；使用8路AFBR/Z-1624Z光电转换模块实现与底层电源的双向数据通信、收发定时信号、收发暂停信号以及收发同步信号的功能；FPGA中程序掉电易丢失，这里使用Flash作为固件存储器，固件通过JTAG下载到Flash中，FPGA每次上电自动从Flash中载入程序。Beaglebone子板主要有AM3358处理器、512 M DDR3，4G EMMC、以太网口、USB接口以及大量的外部IO，作为前端控制器，实现远程控制功能^[12]。

图  3  电源控制器硬件结构

Figure  3.  Power controller hardware structure

下载: 全尺寸图片 幻灯片

3.   固件及接口

固件模块如图4所示，主要分为信号处理器和数据处理器2个功能模块，信号处理器模块负责定时信号、暂停信号和同步信号的处理^[13-16]；数据处理器模块包含4部分，即GPMC总线接口、DDR2控制器、通信协议的实现以及编码与解码。GPMC总线接口实现固件层的GPMC驱动从而完成和BBB通信功能；DDR2负责高速缓存数据，其物理层接口的实现是调用Quartus DDR2 SDRAM Controller with ALTMEMPHY IP核，IP核接口的控制使用状态机实现；通信协议的实现负责动态电源指令的解析和打包发送；编码与解码模块负责曼彻斯特编码与解码功能和CRC16校验功能。控制器100 MHz主工作时钟频率由FPGA内部PLL倍频板载50 MHz时钟实现，其中DDR2 控制器工作的166.6 MHz时钟由ALTMEMPHY IP倍频实现。

图  4  固件逻辑模块

Figure  4.  Firmware logic module

下载: 全尺寸图片 幻灯片

上层控制器与定时系统、联锁系统和底层电源通信皆采用光纤通信，对定时、联锁和同步信号的时序处理如图5所示。FPGA在内部控制定时信号上升沿到达后的200 ns内开始发送数据包，数据包包括8位状态、8位数据、32位数据及16位 CRC校验位共64位，曼彻斯特编码为128位。数据包发送间隔为10 μs，同时给电源发送2.5 μs的同步信号，在接收到暂停信号后停止发送，暂停结束后200 ns内继续发送，同时发送同步信号。

图  5  定时、联锁和同步信号处理

Figure  5.  Timing, interlocking and synchronization signal processing

下载: 全尺寸图片 幻灯片

Beaglebone上运行的Debian专用系统支持包括网络、USB等各类设备驱动。Beaglebone和FPGA之间使用GPMC高速总线通信，GPMC支持同步读写、异步读写和块读写模式，最高工作频率可达100 MHz，GPMC接口的底层驱动内置在内核中，启动方式是通过编写设备树文件（Device Tree）来实现^[17-18]，设备树文件主要实现以下功能：配置GPMC地址、内存空间、中断号、通信时序和通信模式。这里配置GPMC接口为16位地址和数据复用的同步通信单次读写模式，同步时钟为50 MHz。Beaglebone的IO口为多功能复用IO，GPMC端口的使用必须禁止EMMC（嵌入式多媒体存储卡）和HDMI（高清多媒体接口）功能，加载设备树文件后操作设备文件可实现和FPGA通信。

GPMC接口如图6（a）所示，该接口包括A/D[15:0]数据和地址复用总线、地址有效信号ADVn、片选信号CSn、写有效信号WEn、读有效信号OEn和同步时钟CLK。FPGA对GPMC接口的时序处理如图6（b）所示，通过GPMC_CLK同步时钟作为数据控制接收时钟，CSn为低时表示开始通信，ADVn为低时接收总线A/D数据为地址，WEn/OEn为低时表示总线上为数据。GPMC接口涉及到100 MHz系统时钟sys_clk和50 MHz的同步时钟GPMC_CLK，针对异步时钟处理，这里使用边沿检测同步器，在输入信号后加上三个紧密相连的触发器，减小亚稳态带来的影响，使用后两个触发器的输出作边沿检测，解决了时钟异步的问题。

图  6  Beaglebone 与 FPGA的接口

Figure  6.  Interface between Beaglebone and FPGA

下载: 全尺寸图片 幻灯片

4.   应用软件

Beaglebone开发平台是高性能的Linux开源平台，带有高速的通用存储控制器（General-Purpose Memory Controller，GPMC）总线接口，可方便实现和FPGA高速通信，板载网络接口方便远程控制，在本文应用中作为动态电源控制系统的前端控制计算机。软件采用三层结构，客服层、服务层和实时控制层（FPGA上实现）。客服层提供操作界面，便于调束人员进行控制；服务层满足客服端控制需求，为了实现质子治疗装置的整体控制，在Beaglebone上运行基于Linux的Debian专用系统，在系统上开发基于EPICES动态电源远程控制驱动，采用C/S（Client/Server）架构开发电源控制Input Output Controller（IOC），实现质子注入器本地控制计算机与远程控制计算机之间的通信，进而实现远程控制计算机对质子动态电源波形的控制及运行状态参数的获取。控制界面如图7所示，IOC实现以下功能：发送命令参数设置、触发波形参数设置、返回命令查询结果、显示电源当前运行状态。

图  7  控制面板

Figure  7.  Control panel

下载: 全尺寸图片 幻灯片

5.   测试结果

通信中随机产生测试数据模拟任意的波形数据，发送命令频率设置为100 kHz，通信10⁶次，使用Quartus软件中的Signaltap在线逻辑分析仪抓取FPGA实际通信结果，实验结果显示控制系统可在定时系统信号到达后200 ns发送数据，数据发送为间隔10 μs，具备联锁暂停功能与传输出错暂停及远程实时显示功能，满足动态电源实时控制及能量多平台引出的要求，验证了基于开源平台和FPGA控制动态电源的可行性。通信测试结果如图8所示，tx_clk为发送命令时钟，code_tx为曼彻斯特编码后的命令，code_rx为接收电源返回数据，发送总数tx_cnt为100万条指令，接收计数器rx_cnt为解析出电源返回的100万条指令，未发生传输出错。

图  8  Signaltap抓取通信结果

Figure  8.  Signaltap crawled communication results

下载: 全尺寸图片 幻灯片

6.   结　论

本文设计并开发了一种基于Beaglebone开源硬件和FPGA的质子治疗装置动态电源控制系统。经初步实验验证，该控制系统可以满足动态电源实时传输任意波形、多能量平台引出的控制要求，验证了该控制架构的可行性。此外，Beaglebone开源硬件功能丰富，FPGA逻辑可再编程，两者搭配的架构具有较好的灵活性，可满足多种控制系统需求，有助于降低电源控制板卡的数据传输与处理负担，对电源的稳定性有利。

致　谢　控制系统在研制和实验过程中得到谭松清老师耐心指导和束测组师兄师姐大力支持，在此表示感谢。