Electromagnetic susceptibility analysis of FPGA based on conducted coupling of power supply network
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摘要: 针对电磁干扰(EMI)导致电子系统关键功能单元行为失效或安全问题，研究基于供电网络传导耦合的核心可编程集成电路(IC)电磁敏感(EMS)特性。分析典型FPGA供电网络的拓扑结构及其EMI传导耦合机理，设计基于EMI直接功率注入法的敏感度测试平台，测试受试芯片供电网络EMI传导耦合时典型功能单元的EMS特性，获取输入输出端口(IO)、逻辑单元(LE)、内部锁相环电路(PLL)等功能单元的敏感度阈值，给出LE冗余设计对相应电路EMS特性的影响规律。结果表明，在10 MHz~1 GHz干扰频率范围内，供电网络EMI敏感度由高到低依次为PLL，LE，IO，且IC地网络EMI敏感度高2~7 dBmW，LE冗余设计能有效改善逻辑功能单元电磁敏感度。Abstract: Due to the problem of behavior failure or functional safety for electronic system caused by electromagnetic interference (EMI), the electromagnetic susceptibility characteristics of programmable integrated circuit (IC) based on the conducted coupling of power supply network are studied. The topology structure of power supply network and the EMI conducted coupling mechanism of typical FPGA are analyzed, and the immunity test platform based on EMI direct power injection method is designed. The electromagnetic susceptibility feature of typical functional units are measured when the EMI is conducted to the power supply network of the IC under test, then the susceptibility thresholds of internal phase-locked loop (PLL) circuit, logic element (LE) and input/output port is obtained and the influence law of LE redundancy design on EMS characteristic of corresponding circuits is given. The results show that, for interference frequencies in the range of 10 MHz-1 GHz, functional units with EMI susceptibility from high to low are PLL, LE and IO, and the EMI susceptibility of IC ground network is 2-7 dBmW higher. LE redundancy design can effectively improve the EMS of logical functional units.
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随着电子信息装备在复杂电磁环境中的广泛应用，系统电磁兼容和功能安全问题日益突出[1-2]。电磁干扰通过设备外壳或电源线缆耦合至系统内部，导致芯片内部行为功能失效或逻辑控制紊乱。尤其是IC工作电压降低、噪声容限减小，致使芯片级电磁敏感性问题突出[3-5]，甚至对系统正常运行产生致命危害[6-7]。国内外学者广泛关注并对此展开深入研究，Kim等人深入分析了电源耦合干扰对反相器链路的干扰机理，利用电流-电压曲线关系建立电源噪声对测试链路的抖动影响模型[8]；文献[9]针对低噪运放在高功率微波干扰注入下的电压失效问题，分析了其内在机理；文献[10]将泰勒级数用于典型低压差线性稳压器的非线性特征分析中，给出敏感度预测模型；苏东林等提出了一种对板级三维集成电路电源网络电磁敏感性的预测和系统分析方法[11]。
然而，针对供电网络EMI引起IC功能单元行为失效问题研究较少[12-13]，基于供电网络传导耦合干扰集成电路内部行为功能的EMS特性有待深入研究。本文以典型FPGA为研究对象，分析其供电网络的电气特性拓扑结构与EMI传导耦合效应机理；参考集成电路电磁兼容测试标准，搭建EMI直接耦合功率注入敏感度测试平台；测试供电网络EMI传导耦合时FPGA典型IO，LE，PLL等功能单元的电磁敏感度，以及LE冗余设计在计数器电路电磁敏感特性变化中的作用；分析功能单元的电磁敏感特性变化规律以及不同网络电磁干扰对其影响程度。结果表明，FPGA内部单元电磁敏感度由高到低依次为PLL，LE，IO，且内部功能电路更易受地网络耦合电磁干扰的影响，而冗余设计可有效提升FPGA的抗干扰能力。
1. FPGA电磁干扰耦合特性分析
1.1 供电网络电磁耦合拓扑特性
本文以一款典型256引脚BGA封装的大规模FPGA为研究对象，该芯片具有复杂的片内供电网络及逻辑功能模块，其拓扑结构如图 1所示。主要包括内核、锁相环、逻辑单元、片内存储器(RAM)，IO等功能单元以及片内供电网络。其中供电网络由电源网络和IC地网络组成，电源网络可分为1.2，2.5和3.3 V三种不同电压分支网络，各功能单元工作电压如表 1所示。电源网络内嵌限幅二极管及稳压类施密特触发器等有源电磁干扰防护结构。
图 1 典型FPGA内部供电网络拓扑结构Figure 1. Internal power supply network topology structure of typical FPGA当外界EMI通过电源或地网络耦合至器件内部，引发片内逻辑电压抖动等电源完整性(PI)问题；由于FPGA丰富的布线资源和内部逻辑电路使EMI干扰耦合至各功能单元，影响数字逻辑电平变化与信号传输，引起特定功能电路逻辑紊乱或行为失效，导致输出信号的完整性(SI)问题发生[14-15]。分析图 1和表 1特性，IC内核作为FPGA的核心，控制各功能单元协调工作。但内核工作电压低，噪声容限小，其供电网络更易受电磁干扰，影响芯片整体性能，导致PI和SI问题更加突出。因此FPGA内核供电网络传导耦合的电磁敏感特性是本文主要研究内容。
表 1 功能模块工作电压Table 1. Working voltage of functional modulefunctional module working voltage/V I/O port 3.3 logic elements 3.3 embedded memory 3.3 PLL 2.5 chip core 1.2 1.2 EMI耦合效应特征分析
以构成FPGA最基本结构的MOS场效应管为例，如图 2所示，当电压为VEMI的EMI信号耦合叠加于MOS管的栅极时，MOS器件的栅源电压可表示为
V′gs=Vgs+VEMI (1) 依据场效应管的工作原理，漏极电流Id可表示为
Id=μCox2WL(Vgs−Vth)2 (2) 式中：Cox为氧化层电容；μ为MOS管电子迁移率；W和L分别表示MOS管的沟道宽度与长度；Vth是阈值电压。
当电路受到电磁干扰时，将式(1)代入(2)中，并对其进行积分，可得电流的平均值为
I′d=limT→∞1T∫T/2−T/2Id(t)dt=Id+¯μCox2WL(VEMI)2 (3) 即电磁干扰引起栅源电压变化经MOS管后，使输出电流中包含无法滤除的直流分量，且直流分量大小与干扰信号的电压值有关，经IC内部不同功能电路不同数量的MOS管传递累积，导致芯片对应功能电路紊乱，从而引发严重的电磁干扰问题。
从FPGA电磁干扰行为级响应角度分析，建立如图 3所示的干扰耦合传输模型。片内等效模型由耦合网络和敏感单元组成，其对干扰信号的响应表征IC电磁敏感特性。外部EMI引起芯片内部功能变化表现为输出信号漂移或电压波动。因此，模型描述电磁干扰VEMI引起输出信号电压波动与片内等效模型之间的关系，其中ZL表示芯片输出端口负载，ΔVL表示输出电压波动值，根据二端口网络传输特性理论分析，将片内等效模型表示为Z阻抗网络，即
\boldsymbol{Z}=\left[\begin{array}{ll} Z_{11} & Z_{12} \\ Z_{21} & Z_{22} \end{array}\right] (4) 式中：传输阻抗参数Z12表示终端电压变化ΔVL与干扰电流IEMI的比值；Z22为干扰电压VEMI与干扰电流IEMI的比值；而ΔVL与VEMI的比值反映外部噪声通过供电网络对FPGA内部功能单元的影响程度，其关系表示为
Z_{12}=\left.\frac{\Delta V_{\mathrm{L}}}{I_{\mathrm{EMI}}}\right|_{I_{\mathrm{L}}=0}, \quad Z_{22}=\left.\frac{V_{\mathrm{EMI}}}{I_{\mathrm{EMI}}}\right|_{I_{\mathrm{L}}=0},\left.\quad \frac{\Delta V_{\mathrm{L}}}{V_{\mathrm{EMI}}}\right|_{I_{\mathrm{L}}=0}=\frac{Z_{12}}{Z_{22}} (5) 式(5)表明Z12/Z22的比值越小，则待测IC抗干扰能力越强，外界EMI在IC输出端引起电压波动越小。然而，在实际传导敏感度测试分析中，IC的敏感度水平通常用干扰信号前项参数表示，包括前项功率(Pforw)和前项电压(Vforw)。而Vforw，Pforw与输出电压波动ΔVL有关，其计算表达式为
\left.\frac{\Delta V_{\mathrm{L}}}{V_{\text {forw }}}\right|_{I_{\mathrm{L}}=0}=\frac{2 Z_{12}}{Z_{\mathrm{C}}+Z_{22}},\left.\quad \frac{\Delta V_{\mathrm{L}}}{P_{\text {forw }}}\right|_{I_{\mathrm{L}}=0}=\frac{4 Z_{12}^2 Z_{\mathrm{C}}}{\left(Z_{\mathrm{C}}+Z_{22}\right)^2} (6) 式中：ZC为测试系统的特征阻抗，一般为50 Ω。由等式(5)与(6)均知，IC电磁敏感特性不仅与外界电磁干扰强度和功率有关，亦与待测芯片自身耦合路径的阻抗特性有关。
综合上述分析，FPGA内部MOS数量结构差异在电路行为级模型上体现为阻抗特性差异，也是导致电磁敏感特性差异的主要原因，减小阻抗参数Z12或增大阻抗参数Z22能有效改善待测芯片电磁敏感特性。
2. 传导干扰测试平台
2.1 供电网络DPI测试原理
FPGA供电网络电磁干扰传导敏感度测试基于直接功率注入法(DPI)[16]。为实现独立测试片内PLL电路、LE单元和IO端口的目的，利用待测功能单元实现表 2所列逻辑功能；为测试冗余设计对功能电路电磁敏感特性影响，使用不同数量LE单元实现同一计数器功能电路以分析其电磁敏感度变化规律。依据本文研究内容，设计测试平台如图 4所示，射频(RF)功率信号发生器输出频率为f、功率为P的正弦干扰信号，由RF放大器放大后，经定向耦合器连接至测试电路板，通过板上6.8 nF隔直电容，分别注入芯片的内核电源网络和IC地网络，并利用示波器依次观测电源和地网络干扰注入对表 2所列各功能模块输出信号变化的影响。
表 2 片内单元测试功能Table 2. Functional units in the chipunit in the chip PLL logic element(number of usage) IO port 5 LEs 20 LEs 50 LEs logic function output 1 kHz square wave four-bit counter four-bit counter four-bit counter input 1 kHz square wave
output 1 kHz square wave为保证测量结果一致性，制定测试流程如图 5所示。设定干扰信号频率为10 MHz~1 GHz, 注入功率为-15~30 dBm(为避免干扰信号对测试芯片造成永久性的物理损害，最大注入功率应小于30 dBm)。遵循测试流程，逐次改变输入功率大小，当输出信号电压波动超过正常输出信号10%(即0.33 V)判定为片内功能失效[17]，记录对应的干扰信号频率f和注入功率P。依次对PLL电路、LE单元和IO端口开展测试，并记录冗余设计时，功能电路失效点的干扰频率与注入功率值，测试分析得到对应敏感度阈值曲线。
2.2 测试电路板设计
依据2.1中DPI测试方法，参照电磁敏感度测试标准IEC62132-4要求，设计如图 6所示的4层待测电路板。其中，待测FPGA芯片放置于电路板底面，其他元件焊接于测试板正面；SMA端口用于干扰信号注入与输出信号观测；为减少干扰信号在输出过程中的损耗，芯片引脚与SMA端口之间PCB走线的特征阻抗应满足50 Ω阻抗匹配要求，且测试仪器与电路板之间的所有连接线均应为50 Ω同轴线缆。设计待测电路板2，3层为独立电源网络层和地网络层，并按照待测芯片供电需求，将电源层分割为1.2 V内核电源网络、2.5 V PLL电源网络和3.3 V IO电源网络(如图 6红色虚线所示)；为保证干扰功率注入IC地网络，将IC地网络与电路板地网络用磁珠隔离(如图 6黄色虚线所示)。
3. 测试结果分析
3.1 内核电源网络EMS分析
当电磁干扰经1.2 V电源耦合路径注入FPGA内核电路时，MOS管直流分量的累积引起内核电压抖动，使FPGA控制指令信号产生不同程度延迟或翻转，导致各受控功能电路接收到错误指令，且受控电路自身工作电压也受到一定影响。
测试得到待测功能电路电磁敏感度阈值曲线如图 7所示。由图可知，1.2 V内核电源网络受到电磁干扰时，IC内部各功能电路敏感特性变化趋势基本一致，而各功能单元自身电路结构差异导致其电磁抗干扰能力不同，其电磁敏感度由高到低依次为PLL电路、LE单元和IO端口。尤其是锁相环单元，因其含有大量模数分频转换电路和频率比较器等高灵敏电路，相比于LE和IO端口，其等效耦合阻抗Z12更大，电磁敏感度更高，更易受EMI影响，当频率达700 MHz时，此影响愈加明显；IO端口作为芯片内部与外围设备唯一的通信交换接口，集成大量防静电放电和过压保护等电路，测试得其阻抗参数较小，电磁抗干扰能力最强；LE单元与IO端口在电路逻辑上是紧密连接的功能单元，也是FPGA内部最为宝贵的资源，测试其阻抗参数与IO端口基本重合，因此图 7中其与IO端口电磁敏感特性一致。
图 7 电源干扰对不同单元敏感特性影响对比Figure 7. Comparison of susceptibility between different units based on power interference各功能电路的测试结果均表明在150~550 MHz范围内，FPGA内部电路更易受外界电磁干扰影响，此与芯片自身耦合网络谐振特性有关，也应是电磁抗干扰防护的主要关注频段范围。
3.2 IC地网络EMS分析
类比于3.1的测试分析，将EMI信号经SMA端口注入IC地网络，测试得到各功能电路电磁敏感度阈值曲线如图 8所示。IC地网络受到电磁干扰时，各功能电路敏感特性变化趋势一致，对比图 7测试结果，IC地网络在700 MHz时具有更加明显的谐振点。在整个干扰频段内，相比于EMI对1.2 V电源网络的干扰，IC地网络受到干扰时，各功能电路电磁抗干扰能力下降2~7 dBm。
图 9为1.2 V内核电源与IC地网络受到典型250 MHz电磁干扰时，各功能单元电磁敏感特性对比。由图知，FPGA内部功能电路的电磁敏感度相比于电源网络干扰时高7 dBm，即其电磁抗干扰能力下降7 dBm。故IC地网络的电磁防护需重点关注和设计。
图 8 地网络干扰对不同单元敏感特性影响对比Figure 8. Comparison of susceptibility between different units based on ground interference
图 9 不同网络250 MHz干扰注入时功能电路电磁敏感度对比Figure 9. Comparison of susceptibility of functional circuits with the typical 250 MHz EMI injection through different supply network3.3 冗余设计EMS特征分析
为进一步分析冗余设计对待测功能电路电磁敏感特性影响，依照表 2设计要求，分别使用5，25和50个逻辑单元级联实现同一逻辑功能。IC地网络受电磁干扰时，测试得所设计电路电磁敏感特性变化规律如图 10所示。由图可知，随着LE冗余数量增加，待测功能电路电磁敏感度降低，电磁抗干扰能力提升。表 3为LE的使用数量与其电磁敏感特性相对变化的关系(以5个LE为参考)。对比分析测试结果，冗余LE在电路中起到滤波整形作用，故采用冗余设计可降低电路的电磁敏感度，提高IC抗电磁干扰能力。
表 3 冗余电路LE使用数量与敏感特性变化Table 3. Number of LE used in redundant circuits and the change of susceptibilityfunctional circuit number of LES used susceptibility improvement/dBm 5 0 four-bit counter 25 +0.54 50 +1.76 
图 10 地网络干扰对不同单元敏感特性影响对比Figure 10. Comparison of susceptibility between different units based on ground interference4. 结论
本文分析了典型FPGA内部供电网络拓扑结构和电磁传导耦合作用机理；设计FPGA专用测试电路板；测试内核电源网络和IC地网络受到外界电磁干扰耦合作用时，芯片内部典型功能单元的电磁敏感特性，以及不同LE冗余数量对计数器电路电磁敏感特性的影响。研究结果表明，同一耦合干扰网络对IC内部电路造成的电磁干扰效应相同，而FPGA内部各功能单元自身电路结构的不同是导致其电磁敏感度差异的主要原因，且其电磁敏感度由高到低依次为PLL电路、LE单元和IO端口。供电网络EMI传导耦合是影响FPGA功能安全的主要因素之一，尤其是地网络的抗电磁干扰措施是降低电磁敏感度的重要环节，而采用冗余电路设计能在一定程度上提升可编程集成电路的电磁抗干扰能力。本文研究结果为集成电路供电网络电磁干扰分析与敏感性测试提供参考，也为集成电路供电网络电磁干扰防护提供重要依据。
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图 1 典型FPGA内部供电网络拓扑结构
Figure 1. Internal power supply network topology structure of typical FPGA
图 7 电源干扰对不同单元敏感特性影响对比
Figure 7. Comparison of susceptibility between different units based on power interference
图 8 地网络干扰对不同单元敏感特性影响对比
Figure 8. Comparison of susceptibility between different units based on ground interference
图 9 不同网络250 MHz干扰注入时功能电路电磁敏感度对比
Figure 9. Comparison of susceptibility of functional circuits with the typical 250 MHz EMI injection through different supply network
图 10 地网络干扰对不同单元敏感特性影响对比
Figure 10. Comparison of susceptibility between different units based on ground interference
表 1 功能模块工作电压
Table 1. Working voltage of functional module
functional module working voltage/V I/O port 3.3 logic elements 3.3 embedded memory 3.3 PLL 2.5 chip core 1.2 
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表 2 片内单元测试功能
Table 2. Functional units in the chip
unit in the chip PLL logic element(number of usage) IO port 5 LEs 20 LEs 50 LEs logic function output 1 kHz square wave four-bit counter four-bit counter four-bit counter input 1 kHz square wave
output 1 kHz square wave
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表 3 冗余电路LE使用数量与敏感特性变化
Table 3. Number of LE used in redundant circuits and the change of susceptibility
functional circuit number of LES used susceptibility improvement/dBm 5 0 four-bit counter 25 +0.54 50 +1.76
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